vsetvl：用寄存器配置 vl 与 vtype

vsetvl 是 RISC-V V 1.0 的用寄存器配置 vl 与 vtype指令。不同操作数后缀属于同一助记符并集中列在本页。

操作码

V 1.0 · 见官方编码表

指令集

RISC-V V 1.0

英文全称

vsetvl：用寄存器配置 vl 与 vtype

参考资料

RISC-V V 1.0 ↗

页码

01vsetvl 02rd, rs1, rs2

01

指令助记符vsetvlmnemonic

vsetvl：用寄存器配置 vl 与 vtype

02

操作数rd, rs1, rs2destination

该形式的操作数顺序；其他形式见下表。

VSETVL · REGISTER OPERATIONRISCV · STATE

VLEN单个物理向量寄存器位数128256512SEW每个向量元素的位数8163264LMUL一个逻辑寄存器组占用的寄存器数mf8mf4mf2m1m2m4m8vl本次执行的活动元素数量源寄存器来源寄存器组起始编号目标寄存器目标寄存器组起始编号尾部策略vl 以后的目标元素处理方式tu · 保持ta · agnostic

VLMAXLMUL × VLEN ÷ SEW

16

vs2 · v8第一来源

v8[511:0]

vs2[15]16SEW=32

vs2[14]15SEW=32

vs2[13]14SEW=32

vs2[12]13SEW=32

vs2[11]12SEW=32

vs2[10]11SEW=32

vs2[9]10SEW=32

vs2[8]9SEW=32

vs2[7]8SEW=32

vs2[6]7SEW=32

vs2[5]6SEW=32

vs2[4]5SEW=32

vs2[3]4SEW=32

vs2[2]3SEW=32

vs2[1]2SEW=32

vs2[0]1SEW=32

vd · v0（结果）state

v0[511:0]

vd[15]cfg15state

vd[14]cfg14state

vd[13]cfg13state

vd[12]cfg12state

vd[11]cfg11state

vd[10]cfg10state

vd[9]cfg9state

vd[8]cfg8state

vd[7]cfg7state

vd[6]cfg6state

vd[5]cfg5state

vd[4]cfg4state

vd[3]cfg3state

vd[2]cfg2state

vd[1]cfg1state

vd[0]cfg0state

每个圆球代表一个完整元素强调背景：目标写入高索引在左、低索引在右

指令形式

语法	说明
vsetvl rd, rs1, rs2	RISC-V V 1.0 规范形式

元素语义

元素 0 位于寄存器组最低 SEW 位；活动 body 元素按 state 类语义处理。VLMAX = LMUL × VLEN / SEW，实际写入范围由 vstart、vl、执行掩码和尾部策略共同决定。

注意点

修改的寄存器与状态

指令写入 vl、vtype 和整数目标 rd；来源寄存器保持不变，不修改 fflags、vxrm 或 vxsat。

内存对齐

不访问数据内存，因此没有内存对齐要求。

示例

vsetvli t0, a0, e32, m1, tu, mu
vsetvl rd, a1, a2

参考

• RISC-V “V” Standard Extension for Vector Operations, Version 1.0